手冊簡(jiǎn)介

Verilog HDL(簡(jiǎn)稱(chēng) Verilog )是一種硬件描述語(yǔ)言,用于數字電路的系統設計??蓪λ惴?、門(mén)級、開(kāi)關(guān)級等多種抽象設計層次進(jìn)行建模。 Verilog 繼承了 C 語(yǔ)言的多種操作符和結構,與另一種硬件描述語(yǔ)言 VHDL 相比,語(yǔ)法不是很?chē)栏?,代碼更加簡(jiǎn)潔,更容易上手。 Verilog 不僅定義了語(yǔ)法,還對語(yǔ)法結構都定義了清晰的仿真語(yǔ)義。因此,Verilog 編寫(xiě)的數字模型就能夠使用 Verilog 仿真器進(jìn)行驗證。

手冊說(shuō)明

Verilog 繼承了 C 語(yǔ)言的多種操作符和結構,與另一種硬件描述語(yǔ)言 VHDL 相比,語(yǔ)法不是很?chē)栏?,代碼更加簡(jiǎn)潔,更容易上手。

Verilog 不僅定義了語(yǔ)法,還對語(yǔ)法結構都定義了清晰的仿真語(yǔ)義。因此,Verilog 編寫(xiě)的數字模型就能夠使用 Verilog 仿真器進(jìn)行驗證。


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